如何使Quartus II编译速度更快

时间:2008-12-10 02:46:29

标签: vhdl quartus

我正在使用Altera Quartus 2来制作一个自定义的8位处理器,并且需要在笔记本电脑上进行编译。我只是使用模拟并在原理图(框图)和VHDL中制作我的处理器。现在编译需要大约10分钟,这是一个痛苦,因为我更多的是在项目的调试阶段,我必须修复内部时间并进行很多很少的更改,看看会发生什么。

我实际上并没有把它放在FPGA上,所以我需要“fitter”和“assembler”的编译阶段吗?

我可以更改一个lpm_ram_dq的内存文件的内容并在模拟中测试而无需重新编译吗?

总之,任何人都知道如何让它编译更快?

4 个答案:

答案 0 :(得分:3)

为了减少重要性。

  • 更多记忆。 32位操作系统为4 GB。 有些设计需要更多那些和 需要一个64位操作系统。
  • 不要过度设计设计。
  • 将编译选项更改为不尝试 硬。这是在作业> 设置> Fitter设置>快速适应 (或自动调整)
  • 8.1支持多核。
  • Hiearchical编译帮助,特别是如果你有同一个块的多个实例。

2分钟真的很短,我同意上一张海报。单个门将需要很长时间。

答案 1 :(得分:3)

如果您不关心完全优化结果并且只是想获得悲观估计或进行比较,那么使Quartus合成的一些有用标志会更快。

set_global_assignment  -name PHYSICAL_SYNTHESIS_EFFORT  FAST
  

指定在编译时,物理综合应该使用的工作量。快速使用较少的编译时间,但可能会降低物理综合能够实现的性能增益。

set_global_assignment  -name FITTER_EFFORT              FAST_FIT
  

Fast Fit减少了优化工作,以减少编译时间,这可能会降低设计性能。

而不是execute_flow -compile,请使用:

execute_flow -implement
  

选择运行编译到路由阶段并在之后跳过所有时间密集型算法。

在与英特尔/ Altera工程师的会议中,使用-implement这个球被停放的速度比-compile快约20%,并且在迭代时序收敛结果时推荐使用。

您还可以尝试以下方法:

set_global_assignment  -name SYNTHESIS_EFFORT           FAST

注意:下面有一点需要注意,虽然我倾向于在某些设计中看到整体运行速度更快。

  

当设置为Fast时,省略了一些步骤以更快地完成合成;但是,可能会有一些性能和资源成本。 Altera建议仅在运行早期时序估计时将此选项设置为“快速”。 运行“快速”合成产生的网表对于Fitter来说稍微难以路由,从而使整个拟合过程更慢,这抵消了由于“快速”合成而实现的任何性能提升。

答案 2 :(得分:2)

如果您只需要在Quartus中进行模拟,则不必运行完整的编译。如果按Ctrl-K,则仅执行分析和详细说明。 quartus模拟器应该为你做这件事。

其他几个人提到的其他:10分钟的编译时间非常短。对于真正的设计,让它运行至少一个小时并不罕见。

答案 3 :(得分:2)

有些事情:

  • 如果您没有将它放在FPGA上,为什么要使用Quartus进行编译?只需使用Modelsim或ActiveHDL或您拥有的任何模拟器进行模拟即可。
  • 2分钟是非常短的编译时间。真的: - )
  • 尝试使用Quartus 8,它比7岁以上更快
  • 要检查您的代码是否正确合成并查看网表,您确实不需要钳工和汇编程序步骤
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