绘制VHDL框图的程序？

Question

那里有没有可以解析VHDL文件集合并从中构建框图的免费程序？

修改 我正在寻找一个程序，它将构建一个块图图像以与层次结构的文档一起使用，类似于在解析一系列类的文档之后javadoc构建类图的方式。

Answer 1

Altera的Quartus可以编译VHDL并为您提供代表VHDL信号的顶级原理图块。与Xilinx ISE同上。它不是开源软件，但可以免费下载和使用。

Answer 2

Synplify Pro和Synplify Premier有一个RTL查看器，是我所见过的首选程序。我还在Xilinx ISE，Altera的Quartus和Mentor的HDL设计师中看过RTL观众。

Answer 3

反正没有任何开源的东西。不久前，我为verilog设计寻找类似的东西但没有成功。

Answer 4

Mentor's HDL designer就是为了这个目的，但它不是免费的，虽然你可能会得到打折的学生版。

正如thetrus所说，Quartus也有一个RTL查看器，但它产生的图表质量非常差 - 你不能真正将它们用于文档。它们对于捕获合成错误非常有用。

Answer 5

荷兰Ede的HDL作品有EASE，类似于Mentor的HDL Designer 但更灵活，更便宜，我用过两者。在这两者中，EASE比我的经验更容易理解和维护。我发现Mentor工具难以使用且不稳定，但我认为它已经得到了改进。 EASE更加直观，重点仍然放在代码上，而不是工具的使用。与Xilinx，Synopsys和其他公司的后综合工具不同，HDL Works工具和Mentor HDL Designer是预合成的。 Sigasi是一种介于前后的工具。我已经看到但尚未使用后​​者。看起来很有希望。 链接： https://www.hdlworks.com/products/ease/index.html

http://www.sigasi.com/