在Verilog中转为一个负数

Question

如果您有binary number，A = 5'b00100，则会收到version的否定B。

 reg signed [4:0] A, B;
 B = -A;

这是做什么的？

Answer 1

它将创建数字的二进制补码：翻转位并添加一个！

• https://en.wikipedia.org/wiki/Two%27s_complement

Answer 2

在上述情况下如果两个A / B都被声明为'signed'，那么简单的逻辑就是 B = -A应该工作，我尝试在一个简单的情况下，它的工作原理。 Verilog已经完成了2的补充。