终止卷积编码器与状态寄存器复位

时间:2013-01-08 16:11:24

标签: hardware vhdl verilog system-verilog telecommunication

通常,在为发送器设计卷积编码器时,应用某种终止机制,在发送消息后将编码器驱动回零状态。这通常通过将尾序列附加到所发送的消息来完成,例如,在没有反馈的卷积编码器的情况下,一定数量(n)的零。这样,需要n个时钟周期才能使编码器返回全零状态 另一方面,例如当在HDL中实现卷积编码器时,也可以通过简单地重置编码器的所有(移位)寄存器来实现这种复位到零状态。这样,只需一个时钟周期就可以达到零状态 在文献中,我从未见过有人提到第二种方法,并想知道这可能是什么原因?

1 个答案:

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如果机器的状态完全由移位寄存器内容决定,那么这是合理的。但是,在一些有效的移位寄存器实现中,寄存器不能复位为零 - 移位寄存器宏没有复位引脚。你必须用零填充它们。

因此,其中一些可能是硬件限制的结果。我知道我在Xilinx设计中遇到了流水线数据。

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