如何从系统verilog中的全局时钟导出本地时钟

Question

...基本上试图模仿真实芯片中会发生什么，其中硬件与时钟速率无关，并且我们有一个时钟发生器来控制各种组件的时钟速率，例如：对于2GHz时钟源，您可以每2个周期将信号传播到处理器，1 GHz处理器工作频率，每5个周期传输到NoC，工作频率为500 MHz

Answer 1

网上已有很多文档和很多书籍。在您最喜欢的搜索引擎中，搜索verilog clock divider。 Verilog与System Verilog之间没有足够的差异，期待这种设计。

如果您想让它看起来更像System Verilog，请使用always_ff @...代替always @...和always_comb begin代替always begin或assign。良好的编码风格没有真正的区别。使用SV关键字只会添加约束，这些约束可以改善您的功能RTL可以合成的更改。