在VHDL中分配泛型的困难

Question

我对VHDL相对较新，并且面临着泛型问题。我想为通用分配信号值。可以这样做吗？

architecture rtl of entity_name is  

  signal ibaudratetop: integer;  

  component my_baud1 is  
    generic(  
      baudrate       : integer := 115200;  
      clock_freq_mhz : real    := 1.843200);  
    port(  
      clk  : in std_logic;  
      rst  : in std_logic;  
      baud : out std_logic);  
  end component;  

begin  

  BAUDRATE: my_baud1  
    generic map(  
      baudrate       => ibaudratetop,  
      clock_freq_mhz => 1.843200)  
    port map(
      clk  => clk,  
      rst  => rst,  
      baud => ibaudrx);  

end rtl;

这只是我的UART代码的一部分。这种类型的通用映射是否可能将整数类型的信号分配给泛型？我无法模拟代码。

Answer 1

不，在精化过程中会对泛型进行评估（类似于“编译时间”），并且模拟期间信号会发生变化（更像是“运行时间”）。

因此，如果在编译和详细说明之后输入应该改变，那么最好使用端口。