BCD到Excess 3 verilog代码（案例）

Question

我的代码可以运行了。在运行case语句之前，我没有将输出设置为3'b000。它编译并给我想要的输出我认为仍在验证。我仍然有rtl编译器的问题，以采取电路的shapshot。我确定每个编译器都有点不同，所以我不确定是否有人可以帮助解决这个问题。我不确定为什么它讨厌一切。将在完成时重新发布，或者如果有人有兴趣帮助感谢

Answer 1

我看到的第一件事是你需要使用分号而不是逗号来分隔你的陈述。

此外，如果要在过程语句（始终阻止）期间设置X的值，则它必须是reg类型。声明为输出的信号是隐式wire类型，除非您将其声明为output reg [3:0] X。