在VHDL中使用FSM，您必须声明将要使用的状态：
type state_values is (ST0,ST1,ST2,ST3,ST4,ST5,ST6,ST7,ST8,ST9,ST10,ST11,ST12,ST13,ST14,ST15,ST16);
signal pres_state, next_state: state_values;
我尝试将状态用作LOGIC_VECTOR，但是状态定义不是必需的。使用Structural实现时，有没有办法在组件之间使用状态定义？有没有办法用组件实现FSM？
答案 0 :(得分：3)
在包中声明你的状态类型，然后你可以在两个组件中使用包，它们将共享状态类型;您可以将它们与该类型的信号和端口互连等。
但我的问题是为什么？状态机的单一过程形式通常更简单，更可靠（它只是＆＃34;状态＆＃34;而不是＆＃34; present_state＆＃34;和＃34; next_state＆＃34;）。将SM拆分为多个流程，而不仅仅是几个流程，目的是什么？