在verilog中定义寄存器

Question

在对synopsys的采访中，我就像在verilog中定义32位寄存器一样。

我回答说：

reg[31:0] reg1;

但面试官说这是错的。谁能告诉我这个答案呢？

Answer 1

不是一个公平的问题。面试官期望你制作一个钟表记忆元素的行为模型，但没有这么说。您生成了一个变量的声明，该变量属于“寄存器”数据类型。很明显，早在Verilog的早期，这实际上意味着与具有记忆的东西相同，即。一个'注册'。然而，这些术语多年来发生了变化，大量的反向踩踏试图说明reg并不意味着“注册”。