Question

我正在尝试在VHDL中使用具有良好定义的位宽的无符号整数。似乎VHDL不喜欢我试图将文字值分配给定义为：

的这些类型

variable LCD_DATA: unsigned(19 downto 0) := 0;

但是在我的IDE（Quartus）中，我收到了一个投诉“UNSIGNED类型与整数文字不匹配”。我还抱怨将数字添加到这样定义的类型中。我需要做出的首选改变是什么？

Answer 1

请参阅其他答案，并注意对于非零文字，您可能希望执行以下操作：

variable LCD_DATA: unsigned(19 downto 0) := to_unsigned(n, 20);

替换 n 的文字。当然，这也适用于 n = 0，但它不像(others => '0')那么整洁。

Answer 2

unsigned与std_ulogic相关，其中元素的值为“0”。

variable LCD_DATA: unsigned (19 downto 0) := (others => '0');

为默认赋值提供聚合，所有元素都设置为'0'。

您不能将整数类型的单个元素分配给std_ulogic元素数组。

您可以使用包numeric_std中定义的“+”函数将signed或unsigned添加到自然（无符号）或整数（signed）：

  -- Id: A.5
  function "+" (L: UNSIGNED; R: NATURAL) return UNSIGNED;
  -- Result subtype: UNSIGNED(L'LENGTH-1 downto 0).
  -- Result: Adds an UNSIGNED vector, L, with a non-negative INTEGER, R.

  -- Id: A.6
  function "+" (L: NATURAL; R: UNSIGNED) return UNSIGNED;
  -- Result subtype: UNSIGNED(R'LENGTH-1 downto 0).
  -- Result: Adds a non-negative INTEGER, L, with an UNSIGNED vector, R.

  -- Id: A.7
  function "+" (L: INTEGER; R: SIGNED) return SIGNED;
  -- Result subtype: SIGNED(R'LENGTH-1 downto 0).
  -- Result: Adds an INTEGER, L(may be positive or negative), to a SIGNED
  --         vector, R.

  -- Id: A.8
  function "+" (L: SIGNED; R: INTEGER) return SIGNED;
  -- Result subtype: SIGNED(L'LENGTH-1 downto 0).
  -- Result: Adds a SIGNED vector, L, to an INTEGER, R.

Answer 3

--Either 
variable LCD_DATA: unsigned(19 downto 0) := (others => '0');
--Or you can also write it like 
variable LCD_DATA: unsigned(19 downto 0) := "00000000000000000000";

对于你的问题的第二部分，同时添加这种类型的数量。

library ieee;
use ieee.std_logic_1164.all;
use IEEE.NUMERIC_STD.ALL;

检查您是否在代码中使用了上述库。

VHDL分配文字

3 个答案: