在我的许多VHDL设计中，我用HDL创建了许多低级组件（很好）。但是，当我准备创建多个实例并在顶层将它们链接在一起时，我发现文件最终变得相当大，在大量的组件实例之间有大量的内部信号。它有点笨拙而难以理解。
相反，我认为如果有一个图形工具来进行高级组件链接，可能更容易理解和更快开发。它将能够解析我的低级HDL文件并确定端口输入/输出并创建一个块（或该块的多个实例）。然后，我可以使用鼠标在块之间创建连接，并为它们提供文本标签。当我完成后，它将能够自动生成VHDL文件，其中包含用于创建内部信号，组件实例化，端口声明等的所有适当语法。
我尝试过使用Xilinx原理图编辑器，但这个东西是野兽，我没有运气。
有没有像这样的工具？如果它甚至可以让我获得90％的快乐。
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