Question

我试图在clk的每一个构造和sclk的构成中进行更改状态，并且编译器在posedge中抛出错误。

module spi(output mosi,
                input miso,
                input dbus,
                input sclk,input cs,
                input clk,
                input rst_b);


reg [1:0] state;
reg [1:0] next_state;





else if (posedge clk && posedge sclk) begin
state <= next_state;
                    if(clr == 0) 
                        count <= 0; 
                    else if(inc == 1) 
                        count <= count +1;

Answer 1

这有几个问题。首先，你为什么要使用两个时钟“clk”和“sclk”并将它们组合在一起？只需使用一个。其次，这一切都应该在always块内。不要将posedge与if语句一起使用。

E.g。

always @ (posedge clk)
begin
  // do stuff

“posedge”附近的语法错误

1 个答案: