输入端口声明格式

Question

我找到了一个verilog I2S模块here，我试图理解它。

模块以delaration开始 parameter AUDIO_DW = 32 然后再进一步说明如下：

input [AUDIO_DW-1:0]    left_chan,
input [AUDIO_DW-1:0]    right_chan

然后

reg [AUDIO_DW-1:0]      bit_cnt;
reg [AUDIO_DW-1:0]      left;
reg [AUDIO_DW-1:0]      right;

我还在学习verilog，我的文本以及在线教程都没有建议这种端口声明格式。

Answer 1

这是一辆公共汽车。参数刚刚被替换。所以它等同于：

input [31:0]    left_chan,
input [31:0]    right_chan

reg [31:0]      bit_cnt;
reg [31:0]      left;
reg [31:0]      right;

也就是说，你要声明两个32位输入总线和三个32位寄存器。

请注意，在实例化模块时，可以使用defparam覆盖参数值。