VHDL为一个信号分配多个值

Question

Process(CLK,Clr,Set)
begin
    if Clr = '1' then Q <= '0';
    elsif Set = '1' then Q <= '1';
    elsif CLK'event and CLK <= '0' then Q <= D;
    end if;
end process;

如果Clr = Set ='1'会怎样？ Q的价值是什么？

Answer 1

＆＃34; if - elsif＆＃34;是一个优先结构。执行解决为TRUE的第一个替代方法。所有其他人都被跳过了。

  

Blockquote如果Clr = Set =＆＃39; 1＆＃39;会发生什么？ Q的价值是什么？

由于Clr是您代码中的第一个，因此Q将变为＆＃39; 0＆＃39;。