我在VHDL中构建了一个框图。当我尝试编译时，我不断收到以下错误。
line 15: Error, 'std_logic' is not a known type.
line 16: Error, 'std_logic_vector' is not a known type.
Google上的大多数答案都说它可能是IEEE库或其他软件包的问题......
我的设计中有以下库：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;"
我不明白为什么它一直给我一个错误。我认为使用LIBRARY ieee足以照顾std_logic和std_logic_vector。
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目前尚不清楚您的描述有什么问题。一个小的代码片段会有所帮助。您知道，library ieee;仅足以使ieee库可用。如果没有use语句，则必须使用ieee.<foo>为该库中的所有内容添加前缀。你确实有use语句，所以这不是问题。我建议尝试一个最小的测试用例，以确保您的工具设置正确，并且没有语法错误使他们感到困惑。如果您没有使用模拟器进行此操作，请切换到一个，因为它们可以提供更好的错误报告。另请注意，std_logic_arith不是IEEE标准软件包，您应该使用ieee.numeric_std或ieee.std_logic_unsigned。如果您没有使用内置运算符进行算术运算，请不要使用它们。