使用Verilog延迟PR控制器

Question

我希望按固定的时钟周期移位信号。我收到了来自adc的信号。请让我知道如何实现这个

Answer 1

提示：不完整答案

verilog中的8位触发器可能看起来像：

reg [7:0] a;

always @(posedge clk, negedge rst_n) begin
  if (~rst_n) begin
    // Active Low Reset condition
    a <= 'b0;
  end
  else begin
    a <= input_eight_bit;
  end
end

要延迟多个时钟周期，您需要多个触发器从一个到另一个。这会创建一条管道线或延迟线。