定义的顺序是否会影响合成的结果?

时间:2015-11-14 10:21:18

标签: verilog computer-architecture

当然,定义的顺序不可能影响合成的结果。但我遇到了这个错误。当我在Modelsim中测试MIPS ISA的“MTC0”指令时。

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这些不同的定义顺序具有不同的波形。左边的一个是错的(开头都是错的),而右边的是正确的。

除了这些,我没有更改任何代码。

我是SO的新手,所以我的声誉太低,无法上传更多图像,这可能会让您感到困惑。我很抱歉,但我没有任何想法。

完整代码发布在Github上。 “wishbone”文件夹对此问题毫无用处,只需忽略它。

1 个答案:

答案 0 :(得分:0)

InstInvalid在定义文件的两个定义之间具有不同的值。

1'b0 on the left (incorrect waveform)
1'b1 on the right (correct waveform)

将错误的(左侧版本)更改为1'b1值并重新运行,这是否更正了运行时问题!

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