Verilog $ finish不会停止模拟

Question

我偶然发现了Verilog + TCL中一个不那么严重的问题。我写了一个执行run -all的TCL脚本。在我的模块测试平台中，最后有一个$finish的调用，但不知何故在模拟时，它不会停止并继续。

$finish位于initial区块内。除此之外，还有一个always块，它对用于生成时钟的任何东西都不敏感。

我不确定为什么它不会停止，但我怀疑always块可能与它有关。

有什么想法吗？

Answer 1

解决了它。据我所知，这是由于我在vlog中包含的编译选项，-refresh。我删除它，一切正常。

感谢。