（系统）verilog宏包含注释？

Question

在verilog中是否有任何方法可以编写包含注释的宏，以便在宏的每个实例中对注释进行“实例化”？我需要宏中的注释来关闭关于宏中其他代码的lint投诉。

Answer 1

您应该使用块注释（/* */）和可能的多行宏。例如：

`define macro_with_comment \
  /* your comment here */ \
  macro_body_here \
  /* another your comment here */ \
  another_line

请注意，宏是调试的痛苦是出了问题。

Answer 2

不鼓励使用评论编译指示工具。 （系统）Verilog LRM对宏处理中注释的使用不是很清楚。很明显，单行注释（以//开头）不是扩展文本的一部分，但未提及/* mult-line */条评论。大多数预处理器会在expandint文本之前删除所有注释。

Verilog-2001在语言中添加了属性(* text *)，但人们仍然不知道他们应该使用它们而不是评论。