如何将模块的输出连接到其输入？

Question

如何在SystemVerilog中告诉其中一个模块的输出直接连接到其中一个输入？

是否取决于所使用的建模级别？如果是，那么切换级别的正确方法是什么？

module abc (input in1, in2, output out1, out2, out3);

// out3 needs to be directly connected to in1
// ...

endmodule

Answer 1

有很多方法可以做到这一点。但并非所有下游工具（如综合物理工具）都可以支持它。

这是在SystemVerilog

中执行此操作的方法

module abc (input in1, in2, output out1, out2, out3);
// out3 needs to be directly connected to in1
// ...
alias out3 = in1;
endmodule

在Verilog

module abc (input .in1(sig), in2, output out1, out2, .out3(sig));
wire sig;
// out3 needs to be directly connected to in1
// ...
endmodule