我正在为reconfigurable CPU的重配置控制器工作。我试图实现的功能之一是正确处理CRC错误，并允许在重新配置期间中止。我正在使用Virtex7板，并且如ug702.pdf (page 98)中所述，在CRC错误不是问题后重新加载比特流，也可以执行ABORT，如ug470_7Series_Config.pdf (page 48)所示。
乍一看它似乎按照文档中的描述工作，即CRC错误，我的重配置控制器通知CPU，CPU为我的控制器提供了一个新的比特流。此外，CPU可以向我的控制器发送一个中止命令，控制器将按照文档中的描述中止它。
Hovewer，它似乎只是零星地工作，有时候整个系统会冻结，有时我会得到荒谬的例外，有时似乎没有采取无条件的跳跃。由于部分比特流所在的容器与管道和总线互连，我不确定我是否在某处搞砸了或者这是预期的。我记得在某些xilinx pdf中读到，在遇到比特流末尾的desynch命令之前，最终没有配置比特流。这是否意味着织物不会受到影响，直到将完整的部分比特流加载到织物上，没有任何错误，因此不会影响设计的其余部分。或者是部分加载的部分比特流实际配置在fpga上并且可以在其输出上触发各种奇怪的信号？