如何使用8位16位寄存器设计一个16位RAM

Question

我想在16bit ram中使用8个寄存器创建一个verilog。我已经创建了一个16位寄存器的verilog代码，我想在这个ram代码中使用。

16 bit reg的输入为加载，in(16),out(16)，时钟，对于ram，所有输入和输出都相同，只是address(3)是附加的。