Question

请帮助了解一些与时间刻度相关的模拟器行为。这是我的顶级模块：

module top;

//timeunit 1ns;
//timeprecision 1ps;

bit clk_62p5; // PCI write clock

always
    #8 clk_62p5++;

DPSRAM_64X4096 u_MEM (
    .clka(clk_62p5),
    ….
);

…

endmodule 

`timescale 1 ns/1 ps

module DPSRAM_64X4096 (…);
…
endmodule

这是我的模拟脚本：

irun \
 …
    -timescale 1ns/1ps \
    …

因此，当我运行模拟时，我发现clk_62p5时钟周期是16ps而不是16ns。你能解释为什么我有这样的行为吗？

第二个问题，timeunit，timeprecision和timecale有什么区别？

由于 Hayk酒店

Answer 1

回答你的第二个问题：

`timescale是编译器指令。使用编译器指令可能会导致编译顺序依赖，这是由编译文件的实际顺序引起的不同行为或问题。假设您有三个文件：

fileA.v   `timescale 1ns/1ps
fileB.v   `timescale 10ns/10ps
fileC.v   // no timescale directive

如果按此顺序编译

fileA.v fileB.v fileC.v

然后精度将是1ps - 编译找到的最小值 - 每个文件的时间单位将是：

fileA.v  1ns   because of the `timescale directive
fileB.v  10ns  because of the `timescale directive
fileC.v  10ns  because the `timescale directive from fileB.v continues to have an effect

如果按此顺序编译

fileA.v fileC.v fileB.v

然后精度将是1ps - 编译找到的最小值 - 每个文件的时间单位将是：

fileA.v  1ns   because of the `timescale directive
fileB.v  10ns  because of the `timescale directive
fileC.v  1ns   because the `timescale directive from fileA.v continues to have an effect

如果按此顺序编译

fileC.v fileA.v fileB.v

然后你会收到一个错误，因为拥有一个没有timescale directive appearing before any file with a时间刻度指令的文件是违法的。（虽然没有文件有'timescale指令），但没关系。

timeunit和timeprecision是更新的System-Verilog实现相同目标的方法。由于它们不是编译器指令，因此不会遇到相关问题。它们仅适用于它们所使用的范围（$ unit / package / module / program / interface）（并且必须首先在该范围内）。

如果您使用timeunit和timeprecision以及timescale directive then timeunit and timeprecision`优先。

仿真时间问题

1 个答案: