标签： logic circuit
This is the logic circuit 我画了一张真值表，我发现时间：
C和D为真，则Q为真且补码Q为假
C为真，但D为假，则补码Q为真且Q为假
其余的我不知道你怎么知道。任何提示或指示？
答案 0 :(得分：0)
这是D-latch！
当C为真时（1），D的值变为Q. 当C为假（0）时，任何事情都会发生。 （Q不要改变）
这个问题不适用于此。试试this
