系统verilog正则表达式

Question

我知道System verilog没有内置的非常好的正则表达式支持。

如何在systemVerilog中检查srting是否与以下正则表达式匹配：  ＆＃34; \ d +（NS | PS |我们）＆＃34;

Answer 1

您有许多不同的选择。

一些模拟器已经支持一组SystemVerilog字符串方法扩展，它们处理正则表达式，如str.match（）和str.search（）。

result = str.match(“pattern”); // returns true if the pattern is matched with the str.

如果你正在使用UVM，那么有一个DPI例程可以做同样的事情

result = uvm_pkg::uvm_re_match(“pattern”,str);

还有许多其他软件包，例如SVunit，它们也为您提供DPI例程。