Question

我不太确定如何制作一个模块，允许一个模块的输出（B）成为另一个模块（C）的输入。

Answer 1

1）您需要使用输入和输出端口声明模块

 module A(input clk, input sig, output out);
          .. do somethign here
 endmodule

 module B(input clk, output val);
         ... do something to generate val.
 endmodule

2）您需要在顶级实例中创建实例层次结构，实例化这些模块。后者将声明应该用于连接这两者的电线：

module top(output topout);
  wire clk;
  wire sig;
  wire out;

  A a(clk, sig, topout);
  B b(clk, sig);
endmodule

因此，在上面的示例中，模块val的实例b的输出端口B被分配给顶级模块的导线sig。相同的电汇sig已连接到模块sig的实例a的输入端口A。

insance out的输出端口a也连接到顶级模块的输出端口topout端口。

在这两种情况下，clk线都连接到两个输入端口：实例a和实例b。

这是基本的想法。

如何在System Verilog中将模块的输出链接到另一个模块的输入

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