Verilog模拟输出错误,二进制到灰度转换器

时间:2018-05-14 15:42:57

标签: verilog

我正在设计二进制到格雷码转换器。这是我的主要代码:

module gray_code (bin_num, Gray_num);

input [3:0] bin_num; //binary input
output [3:0] Gray_num; //gray output


assign Gray_num[3] = bin_num[3];
assign Gray_num[2] = bin_num[3]^bin_num[2];
assign Gray_num[1] = bin_num[2]^bin_num[1];
assign Gray_num[0] = bin_num[1]^bin_num[0]; 

endmodule

这是测试平台:

module gray_code_tb;

reg [3:0] bin_num;
wire [3:0] Gray_num;    
integer i;

gray_code DUT(.bin_num(bin_num),.Gray_num(Gray_num));

initial begin

for(i=0;i<16;i=i+1)begin
    bin_num=i;
    $display("BIN = %b   GRAY =%b", bin_num, Gray_num);
end
end

endmodule

模拟后得到的输出是:

BIN = 0000   GRAY =xxxx;
BIN = 0001   GRAY =xxxx;
BIN = 0010   GRAY =xxxx;
BIN = 0011   GRAY =xxxx;

为什么它显示格雷码的所有x?

1 个答案:

答案 0 :(得分:1)

在你的模拟中没有时间流逝。因此,信号永远不会有机会改变。

#100;

之后添加bin_num=i;