VHDL非顺序引脚

Question

我是VHDL的新手所以我正在使用现有的代码。在顶级代码中，端口分配如下：

.conduit_gpio_set_0   (GPIO_0[31 : 16]).

我的FPGA板有一个GPIO_0和GPIO_1库。我制作了一块使用16个引脚的PCB板，但它们并不像FPGA所见那样连续。分配16个引脚的语法是什么.... GPIO_0 [32和30:16]？我尝试了很多不同的格式但没有成功。

Answer 1

您是要在声明时使用串联吗？

.conduit_gpio_set_0({GPIO_0[32], GPIO_0[30:16]}).

假设GPIO_0的宽度为33位（或更宽）。