Specman e：有没有办法将simple_port的hdl_path连接到否定的Verilog端口？

Question

我有一个带有重置端口的signal_map。许多环境都使用此signal_map单元。问题在于，复位端口始终为低电平有效，但是在一种环境中，它为高电平有效。对于所有环境，已经有很多通用逻辑将复位端口称为低电平有效，我想原样使用。 我可以将端口连接到否定的Verilog端口（它将解决所有问题）吗？像这样：

keep reset_port.hdl_path() == not "reset_port_in_verilog";

其他并发症：signal_map单元已经具有hdl_path，即实际的reset_port.hdl_paht()是"~my_design_module.some_long_path.reset_port_in_verilog"

你会怎么做？谢谢您的帮助

Answer 1

您的意思是说在大多数环境中，您都想拥有类似的东西

event reset is fall(reset_port$);

在一个环境中拥有

event reset is only rise(reset_port$);

？

Answer 2

我认为唯一的解决方案是举办不同的活动。也许像这样-

type env_name_t : [ENV_0, ENV_1, ENV_2];

// for most monitors:
unit monitor {
    name : env_name_t;
    !smp : signal_map;
    event reset is rise(smp.reset_sig$);
};

extend ENV_1 monitor {
    event reset is only fall(smp.reset_sig$);
};