在Verilog中是否有理由要“？1：0”？

Question

Hennessy和Patterson撰写的

计算机组织与设计（第5版）在图B.5.15（p。B-37）中包含了此Verilog代码：

ALUOut <= A < B ? 1:0;

有没有理由不写这个简单的语句呢？

ALUOut <= A < B;

通常，是否有理由在Verilog中写“？1：0”？

Answer 1

唯一可以回答为什么选择一种或另一种方式的人是作者。许多相同的人更喜欢写if (expr != 0)而不是if (expr)。也许它们来自VHDL，并希望更加明确。

我想为什么需要编写expression ? 1: 0的唯一原因是当表达式的计算结果为'z，而您想将其转换为'x。