系统verilog程序模块如何避免计时问题？

Question

为什么程序模块概念确切地出现了？我读了一本书，这是为了避免时间违规。怎么样 ？

任何建议或帮助都将受到高度赞赏。

谢谢 山姆

Answer 1

通常，这样的问题被认为是广泛而合理的。但是因为我直接参与了SystemVerilog的开发和标准化，所以我可以从我写过的article中得出一些事实。

程序块直接来自Synopsys的donation of the Vera language to SystemVerilog，并尝试模仿PLI应用程序与Verilog模拟器进行交互的调度语义。

program块在SystemVerilog中的初衷是为了避免DUT与Testbench之间的采样信号与驱动信号之间出现竞争情况（不是时序违规）。它还控制“ test ”的启动和终止。

自从引入以来，如我在article中所解释的，SystemVerilog中的许多其他功能都包含了对program块的需求。