“包含”和“定义”是什么意思？他们做什么？

Question

我是系统Verilog的新手，并且正在查看.svh文件。在脚本中，有几行指出了“ include”和“ define，有时甚至是” ifndef”的使用，例如：

  

'包括CHECK_A

还有

  

'定义CHECK_B

撇号是什么意思？他们每个人做什么？

Answer 1

这些是编译器指令，在IEEE 1800-2017 LRM的第22节中都有解释。编译器指令控制将哪些源文本输入到编译器中。