如何在Verilog中初始化wire [4：0]数组？

Question

我想用常数初始化5位线。如何在Verilog中做到这一点？

wire [4:0] master_data_out = [1'b0, 1'b1, 1'b1, 1'b0, 1'b0];

Answer 1

也许您正在寻找

wire [4:0] master_data_out = 5'b01100;

或

wire [4:0] master_data_out = {1'b0, 1'b1, 1'b1, 1'b0, 1'b0};

顺便说一下，简单的网络搜索最有可能很快产生出非常基本的概念。