1位ALU图的组成部分

Question

我知道VHDL中的一个组件是：

  

可重用的VHDL模块，可以在另一个数字中声明   逻辑电路使用VHDL代码的组件声明。这有帮助   轻松实现分层设计。

但是有人可以向我解释/显示下图中的VHDL代码中应声明哪些组件吗？

例如，这是正确的吗？ ：

architecture Behavioral of ALU1Bit is

component Adder1Bit
port(
carryIn:  IN std_logic;
A: IN std_logic;
B: IN std_logic;

output:  OUT std_logic;
F: OUT std_logic
);
end component;

begin
....
end Behavioral;

Answer 1

例如，如果您初始化组成1位加法器的所有较简单的组件，那是正确的。您必须初始化所有and，or等组件，初始化所有内部信号并为输入/输出分配适当的值。

编辑以澄清：您声明的Adder1Bit必须在其他文件中设计。在您列出的代码中，您只是在重用它。在另一个文件（即Adder1Bit的设计文件）中，必须初始化所有必需的元素（简单的元素，例如and，or或nor等），以使Adder1Bit正常工作。