锁存器对时钟周期的一半透明。手段？

Question

我正在读一本有关使用Verilog编码和RTL综合的数字逻辑设计的书。这句话我不太清楚-闩锁对整个时钟周期的一半是透明的。手段？

Answer 1

• “透明”表示将输入处的信号更改直接传递到输出。 （尽管信号通过逻辑不可避免地会有延迟）。

• 闩锁通常具有输入，输出和启用。如果锁存器被“启用”，则它是“透明的”：输入端的信号变化直接传递到输出端。

使用以上两个语句，仅当您具有将启用连接到时钟的锁存器时，本书中的句子才为true。 （然后仅当他的时钟占空比为50/50时：-）

因此，不能通常将句子视为正确。
例如，这是TI的SN7475数据手册的一部分，该器件是具有四个锁存器，但没有时钟的器件。 启用“ C”端口。 您可以看到，如果C为高电平，则D输入进入Q和Q_bar。如果将C连接到时钟，则当时钟为高电平时，锁存器将透明，因此在50/50时钟的一半时钟周期内。