VHDL中的3位输出计数器

时间:2019-06-21 18:38:55

标签: vhdl counter sequential

我正在创建4输入3输出顺序计数器。它生成一个错误,提示我有语法错误,但看不到。

s已全部定义为S0 S1等,并且确实具有信号CURRENT_STATE。全部都在一个架构中。

when S0=>;
 -- when the input is on 'S0', the output will be 
 -- z which is the next state 'S1'. and so on for the following statements
z <= '0001'; --state 'S1' value
CURRENT_STATE <= S1; --output

when S1=>
z <='0100';
CURRENT_STATE <= S2;

when S2=>
...etcetc...

我应该得到3位输出

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