使用D触发器和门电平仿真的JK触发器不会停止

Question

我正在尝试用D触发器和门级实现JK触发器，但是问题是当我运行代码时，终端什么也没显示。就像它一直在计算，但什么也没显示。我需要按crtl + c来停止该过程，这是cmd显示某些内容的时候，但这不是完整的结果。我附加了我的代码和cmd的图像。

module D_flip_flop (input  D,clk,Reset,enable,output reg F);
    always @(*) 
    begin
        if (Reset)
                F<='b0;
        else if (enable && clk) 
            F<=D;
    end 
endmodule
module JK_flip_flop(input J,K,clk,Reset,enable,output Q);
    wire S1,S2,S3,S4,S5;
    D_flip_flop D1(S4,clk,Reset,enable,Q);
    not N2(S5,Q);
    and A1(S1,J,S5);
    not N1(S3,K);
    and A2(S2,S3,Q);
    or O1(S4,S1,S2);

endmodule

测试台：

module testbench();

reg clk,reset,enable,J,K;
wire Q;
JK_flip_flop J1(J,K,clk,reset,enable,Q);
initial begin
    $display("\n");
    $display("Flip Flop JK");
    $display("J K clk Reset Enable | Q ");
    $display("----------------|---");
    $monitor("%b  %b %b %b %b | %b", J,K,clk,reset,enable,Q);
    J=0;K=0;reset=1;enable=0;clk=0;
    #1 reset=0;enable=1;
    #10 J=0;K=1;
    #10 J=1;K=0;
    #10 J=0;K=1;
    #10 J=1;K=1;
    #10 J=0;K=0;
    #50 $finish;
end
always
        begin
            #5 clk =~clk;
        end
    initial begin
        $dumpfile("Ej3_tb.vcd");
        $dumpvars(0, testbench);
end

endmodule

此过程之前的终端：

停止后端子：

我要实现的JK触发器：

我不知道为什么会这样。

Answer 1

这是在Verilog中为DFF建模的错误方法。建议的方法是触发时钟的上升沿：

module D_flip_flop (input D,clk,Reset,enable, output reg F);
    always @(posedge clk) begin
        if (Reset)
            F <= 1'b0;
        else if (enable) 
            F <= D;
    end 
endmodule

上面的代码使用了同步重置。

此更改允许模拟完全终止（没有Ctrl-C）。