我有一个 test.v verilog 项目，在这个文件中我有这样的代码
module A(a, b,x);
input a, b;
output x;
reg x;
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endmodule
module B(x, c, d);
input x;
output c, d;
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endmodule
如何将 module A（即 x）的输出连接到 module B 的输入？
例如，x 中的 module A 信号是使 module B 开始做某事的触发器。
我该怎么做？
我希望我能让你明白我想要什么