如何在从ns到s的verilog中进行计时？

Question

如何在verilog中更改数字显示器上的每秒数字？ 在标题出现“timescale 1ns / 1ps”之前。 所以当我写“＃1 ......”时，这是1ns。 如何编写每秒显示数字而不写“＃1000000000”？

always @(*)
    begin
    if(binary_input==0)
    begin
    seg=8'b10011111; /*1*/
    #100 seg=8'b00001001; /*9*/
    #100 seg=8'b00001101;

Answer 1

#10和#1us等延迟无法合成。这些延迟用于测试台和非可合成的行为模型（例如参考模型），例如时钟发生器。

在可综合设计中，时间以时钟周期数来衡量。要让您的设计等待一段特定的时间，计数器可以存储所需时间的值除以时钟周期。例如，在100纳秒的时钟上1秒需要一个可以存储10,000,000值的计数器。