标签： vhdl fpga xilinx xilinx-ise
我用VHDL编写了一个简单的D型触发器，并在Xilinx ISE中将其合成。我想指定设置和保持时间。在我的用户约束文件中，我将行：
TIMEGRP“D”OFFSET = IN 10 ns有效10 ns，在“clk”上升之前;
我是否正确地认为这要求输入D在时钟上升沿之前最多有效10ns，并且必须保持恒定最多10ns？那么在这种情况下，建立时间为10ns，保持时间为0ns？
感谢。