Question

我在Matlab中使用Xilinx系统生成器块，我找到了可以生成和模拟vhdl代码的块黑盒子。我在vhdl中为port编写了一个简单的程序，

--import std_logic from the IEEE library
library ieee;
use ieee.std_logic_1164.all;

--ENTITY DECLARATION: name, inputs, outputs
entity andGate is                   
   port( A, B : in std_logic;
            F : out std_logic);
end andGate;

--FUNCTIONAL DESCRIPTION: how the AND Gate works
architecture func of andGate is 
begin
  F <= A and B;     
end func;

我使用blackbox在xilinx中进行模拟，因为我使用了xilinx，所以我制作了仿真模式ISE Simulator。

我赞成任何形式的帮助，谢谢：）

Answer 1

检查你的网关，你应该选择它的输出为布尔

另外，检查系统的采样时间，你应该使所有等于1

blackbox xilinx系统生成器出错

1 个答案: