Altera Quartus II＆＃34;错误（12061）：无法合成当前设计 - 顶级分区不包含任何逻辑＆＃34;

Question

我最近开始使用FPGA，并且一直在尝试启动并运行基本的VHDL程序。我的代码用于从10个开关获取输入并将它们映射到我的开发板上的10个LED输出，但是当我尝试运行分析/综合时，我在标题中得到错误。通过运行＆＃34;分析当前文件＆＃34;单独分析文件。没有错误。有一篇类似的帖子here，但那里的解决方案对我没有帮助。我的项目中只有一个文件，我确信它已被指定为顶级实体。

library IEEE; use IEEE.STD_LOGIC_1164.all;

entity sw_to_led is port(
    SW: in bit_vector(9 downto 0);
    LED: out bit_vector(9 downto 0));
    end sw_to_led;

architecture behavior of sw_to_led is
    begin
        LED <= SW after 5ns;
    end behavior;

Answer 1

1）vhdl文件的名称是否与实体名称sw_to_led.vhd相同？ 2）您的设计中是否已有分区？如果是，您可以尝试在“新建项目向导”的帮助下创建一个新的Quartus-Project，并仅添加文件sw_to_led.vhd。

顺便说一句，after 5ns不可合成。它应该只用于模拟。但对于Quartus来说，这不是一个错误。

Answer 2

我认为顶级文件必须与指定的“顶级设计实体”具有相同的名称，而不是实体本身。我学会了阅读并更改实际实体的名称以匹配指定的内容并解决了问题。