如何使用脚本或工具获取Verilog模块的输入和输出名称？

Question

是否有某个工具或脚本允许我解析Verilog文件以获取模块的输入和输出的名称？我试着看看iverilog和yosys，但他们似乎没有这个功能。我可以自己写，但我不想重新发明轮子。谢谢！

Answer 1

Verilog-Perl可以解析Verilog以获取模块的输入和输出的名称。它是可以下载和安装的免费软件。有许多代码示例可以执行您想要的操作，但它确实需要一些Perl语言知识。你不想重新发明这个轮子是明智的。

Answer 2

像ModelSim / Questa这样的工具有一个Tcl命令find -ports，可以为您完成此任务。您也可以使用Verilog VPI，但不能使用免费版本的ModelSim。